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安全結(jié)構(gòu)網(wǎng)絡(luò)終端硬件結(jié)構(gòu)的設(shè)計(jì)和實(shí)現(xiàn)

文檔作者：黃河		點(diǎn) 擊數(shù)：	更新時(shí)間： 2021年06月16日
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青島大學(xué)
碩士學(xué)位論文
安全結(jié)構(gòu)網(wǎng)絡(luò)終端硬件結(jié)構(gòu)的設(shè)計(jì)和實(shí)現(xiàn)
姓名：黃河
申請學(xué)位級(jí)別：碩士
專業(yè)：計(jì)算機(jī)軟件與理論
指導(dǎo)教師：邵峰晶
20090603
摘要
針對(duì)網(wǎng)絡(luò)終端信息安全問題，為了提高嵌入式計(jì)算機(jī)系統(tǒng)整體的安全性，863
課題“安全結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)”提出并研制完成了一種具有自主知識(shí)產(chǎn)權(quán)的面
向嵌入式應(yīng)用的新型計(jì)算機(jī)體系結(jié)構(gòu)sCPU—dBUS。該體系結(jié)構(gòu)用本地總線和網(wǎng)絡(luò)總
線兩條總線取代了傳統(tǒng)計(jì)算機(jī)體系結(jié)構(gòu)巾原有的一條總線。安全網(wǎng)絡(luò)終端(SANC)
作為基于SoC技術(shù)的嵌入式系統(tǒng)研制完成。為了提高嵌入式系統(tǒng)開發(fā)速度，課題提
出并構(gòu)建了嵌入式系統(tǒng)層次模型，根據(jù)嵌入式系統(tǒng)功能問的相互關(guān)系，將嵌入式系
統(tǒng)劃分為物理層、硬件抽象層、核心層、系統(tǒng)服務(wù)層以及應(yīng)用層5個(gè)抽象層次，并
建立了一套層次封裝規(guī)范和操作接口規(guī)范。
本文設(shè)計(jì)和實(shí)現(xiàn)了安全結(jié)構(gòu)網(wǎng)絡(luò)終端的硬件系統(tǒng)。主要工作為基于嵌入式系統(tǒng)
層次模型，完成了網(wǎng)絡(luò)終端物理層和硬件抽象層的設(shè)計(jì)和實(shí)現(xiàn)。根據(jù)課題要求，完
成了硬件系統(tǒng)的總體設(shè)計(jì)，確定了各部分的結(jié)構(gòu)。在此基礎(chǔ)上，采用SOPC技術(shù)，
在Altera FPGA上設(shè)計(jì)和構(gòu)建了具有單CPU雙總線體系結(jié)構(gòu)的網(wǎng)絡(luò)終端SOPC系
統(tǒng)，給出了各外設(shè)控制器在SOPC系統(tǒng)中的具體實(shí)現(xiàn)，設(shè)計(jì)了各外設(shè)控制器的驅(qū)動(dòng)
程序。最后給出了網(wǎng)絡(luò)終端的主板設(shè)計(jì)，完成了主板電路圖設(shè)計(jì)，布局布線、制板、
焊接和調(diào)試工作，開發(fā)了網(wǎng)絡(luò)終端樣機(jī)。
關(guān)鍵詞：sCPU。dBUS；嵌入式系統(tǒng)層次模型；SOPC I SANC
Abstract
In order to enhance the security of network computer,a new secure architecture
which called sCPU—dBUS is proposed in”Security Architecture Network Client
technology”．This architecture contains two system buses instead of the traditional
architecture’system bus：the local bus and the network bus．Hierarchical model of
embedded system based on platform—level design concepts，embedded system can be
divided into five layers：physical layer,hardware abstraction layer，core layer,system
layer and application layer,and a complete set ofpackage and interface specification also
is given in this model．
The hardware system of the security architecture network terminal is designed and
implemented in this paper．The main task is the completion of the physical layer and
hardware abstraction layer’S design and implementation．According to the subject
requirements，identified the various parts of the hardware system．On this basis，design
and build a SOPC system with single CPU and dual-bus architecture in the Altera FPGA
by SOPC technology,implement the peripheral controllers’in the SOPC System and
design the peripheral controllers’driver program．The design and implement of SANC’S
motherboard is also given at the end of paper．
Key words：sCPU—dBUS；SOPC；Hierarchical model of embedded system；SANC
字位論又襁刨怔戶明
學(xué)位論文獨(dú)創(chuàng)性聲明
本人聲明，所呈交的學(xué)位論文系本人在導(dǎo)師指導(dǎo)下獨(dú)立完成的研究成果。文中
依法引用他人的成果，均已做出明確標(biāo)注或得到許可。論文內(nèi)容未包含法律意義上
已屬于他人的任何形式的研究成果，也不包含本人已用于其他學(xué)位申請的論文或成
果。
本人如違反上述聲明，愿意承擔(dān)由此引發(fā)的一切責(zé)任和后果。
做作者簽警散河日期．為。7年冊。日
學(xué)位論文知識(shí)產(chǎn)權(quán)權(quán)屬聲明
本人在導(dǎo)師指導(dǎo)下所完成的學(xué)位論文及相關(guān)的職務(wù)作品，知識(shí)產(chǎn)權(quán)歸屬學(xué)校。
學(xué)校享有以任何方式發(fā)表、復(fù)制、公開閱覽、借閱以及申請專利等權(quán)利。本人離校
后發(fā)表或使用學(xué)位論文或與該論文直接相關(guān)的學(xué)術(shù)論文或成果時(shí)，署名單位仍然為
青島大學(xué)。
本學(xué)位論文屬于：
保密口，在年解密后適用于本聲明。
不保密d
做儲(chǔ)撒：曩測．，～嗍枷嚴(yán)肌日t三篙三瓣霧墜經(jīng)三莩：毫三三三：三冬人不得擅自使用，
第一章緒論
1．1選題的背景和意義
第一章緒論
本課題來源于國家863計(jì)劃“安全結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)”。針對(duì)目前網(wǎng)絡(luò)終
端用戶網(wǎng)絡(luò)應(yīng)用水平較低、網(wǎng)絡(luò)安全防范能力較差、系統(tǒng)維護(hù)困難等問題，“安全
結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)”研制了基于嵌入式層次模型的具有安全體系結(jié)構(gòu)并且支持
網(wǎng)絡(luò)遠(yuǎn)程維護(hù)的網(wǎng)絡(luò)終端。一方面，增強(qiáng)網(wǎng)絡(luò)終端的存儲(chǔ)和計(jì)算能力，提出一種混
合模式設(shè)計(jì)機(jī)制，拓展終端用戶的網(wǎng)絡(luò)應(yīng)用能力，緩解對(duì)服務(wù)器和網(wǎng)絡(luò)環(huán)境的壓力，
并通過提出一種防止網(wǎng)絡(luò)入侵、保障信息安全的安全網(wǎng)絡(luò)終端體系結(jié)構(gòu)來解決安全
性問題；另一方面，網(wǎng)絡(luò)終端選用SoC技術(shù)實(shí)現(xiàn)，有效降低系統(tǒng)成本；最后，提供
遠(yuǎn)程維護(hù)機(jī)制，使得系統(tǒng)可通過網(wǎng)絡(luò)進(jìn)行遠(yuǎn)程維護(hù)，從很大程度上解決了系統(tǒng)維護(hù)
難題。
本文作為“安全結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)”的子課題，主要任務(wù)是完成具有安全
體系結(jié)構(gòu)的網(wǎng)絡(luò)終端硬件系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)。設(shè)計(jì)的主要要求為最大限度的簡化主
板電路設(shè)計(jì)，以提高系統(tǒng)整體的可靠性，精度和穩(wěn)定性，并在一定程度上兼顧硬件
成本。綜合考慮，本設(shè)計(jì)選用目前嵌入式系統(tǒng)中正逐步得到普遍應(yīng)用的SOPC
(System on Programmable Chip)技術(shù)‘¨，基于SOPC構(gòu)建片上系統(tǒng)并開發(fā)網(wǎng)絡(luò)終端
主板。
1．2國內(nèi)外研究概況
回顧計(jì)算機(jī)發(fā)展史，計(jì)算機(jī)技術(shù)發(fā)展與IC(集成電路)技術(shù)發(fā)展緊密相關(guān)。半
個(gè)多世紀(jì)以來，計(jì)算機(jī)發(fā)展主要經(jīng)歷了真空管(1代)、晶體管(2代)、集成電路
(3代)、微處理器(4代)等時(shí)代。目前IC設(shè)計(jì)產(chǎn)業(yè)中出現(xiàn)了系統(tǒng)設(shè)計(jì)和疋
(Intellectual Property)核設(shè)計(jì)的分工，形成了以SoC(System 011 Chip)技術(shù)為主
導(dǎo)的Chipless設(shè)計(jì)方式，從而進(jìn)入SoC時(shí)代(5代)121。
SoC的定義多種多樣，由于其內(nèi)涵豐富、應(yīng)用范圍廣，很難給出準(zhǔn)確定義。從
狹義角度講，它是信息系統(tǒng)核心的芯片集成，是將系統(tǒng)關(guān)鍵部件集成在一塊芯片上；
青島人學(xué)碩士學(xué)位論文
從廣義角度講，SoC是一個(gè)微小型系統(tǒng)，集處理器IP核、各外圍設(shè)備IP核、IP核
互聯(lián)總線于一體。國內(nèi)外學(xué)術(shù)界一般傾向?qū)oC定義為將微處理器、模擬IP核、
數(shù)字伊核和存儲(chǔ)器(或片外存儲(chǔ)控制接口)集成在單一芯片上。它通常是客戶定
制的，或是面向特定用途的標(biāo)準(zhǔn)產(chǎn)品。
SoC設(shè)計(jì)技術(shù)始于20世紀(jì)90年代中期，隨著半導(dǎo)體工藝技術(shù)的發(fā)展，IC設(shè)計(jì)
者能夠?qū)⒂鷣碛鷱?fù)雜的功能集成到單硅片上，SoC正是在集成電路(IC)向集成系
統(tǒng)(IS)轉(zhuǎn)變的大方向下產(chǎn)生的。1994年Motorola發(fā)布的Flex Core系統(tǒng)(用來制
作基于68000和PowerPC的定制微處理器)和1995年LSI Logic公司為Sony公司
設(shè)計(jì)的SoC，可能是基于IP(Intellectual Property)核完成SoC設(shè)計(jì)的最早報(bào)導(dǎo)。
SoC的技術(shù)核心是IP核的復(fù)用，充分的利用已有的設(shè)計(jì)積累。SoC具有很多優(yōu)勢，
可減少功耗開銷、減少印刷板上部件數(shù)和管腳數(shù)、減少板卡失效的可能性、有利于
板卡的性能改善(片內(nèi)連線縮短)、降低風(fēng)冷要求、減少系統(tǒng)開發(fā)成本等，具有較
強(qiáng)的市場競爭力。由于上述各種優(yōu)點(diǎn)，SoC技術(shù)的發(fā)展非常迅速，是工業(yè)界和學(xué)術(shù)
界的最熱門的領(lǐng)域之一。
系統(tǒng)級(jí)芯片技術(shù)SoC設(shè)計(jì)不僅僅是一個(gè)計(jì)算機(jī)專業(yè)領(lǐng)域的概念，而是微電予、
計(jì)算機(jī)及電子系統(tǒng)設(shè)計(jì)應(yīng)用領(lǐng)域等多學(xué)科的交叉和融合，目前無論是圉際還是國內(nèi)
都在SoC設(shè)計(jì)領(lǐng)域展開了激烈的競爭。SoC按實(shí)現(xiàn)技術(shù)可分為兩類：一類是ASIC
(Application Specific Integrated Chip)SoC，以微處理器和：卷片設(shè)計(jì)公司為主導(dǎo)，
追求良好的性價(jià)比，適合大批量規(guī)模生產(chǎn)；另一類是SOPC(System on a
Programmable Chip)，以FPGA廠商和科研機(jī)構(gòu)為主導(dǎo)，適合多品種少批量產(chǎn)品開
發(fā)。
ASIC SoC按指令集來劃分，主要有X86系列、ARM系列、MIPS系列、SPARC
系列和類指令系列等?；赬86的SoC產(chǎn)品有困家半導(dǎo)體公司的SC2200，適合做
無線瀏覽器、瘦客戶機(jī)和機(jī)頂盒等產(chǎn)品，再如AMD公司的Geode系列產(chǎn)品；基于
ARM系列的更是數(shù)不勝數(shù)，如Sharp的LH7A400，Samsung的S3C44AOA，OKI
的ML67Q530等；基于MIPS的主要有AMD AlchemyAul000、Aul500等系列產(chǎn)
品；基于類指令的產(chǎn)品，如Crusoe TM5800，采用超長指令，代碼效率很高。國內(nèi)
SoC研制開發(fā)者主要基于MIPS系列和類指令系列，如巾國科學(xué)院計(jì)算機(jī)研究所的
2
第一章緒論
“聚芯”SoC(基于龍芯CPU核，兼容MIPSIII指令集)、北京大學(xué)的北大“眾志”
(定義少許特殊指令)、北京方舟科技公司的“方舟2號(hào)”(自定義指令集)、國芯
C*Corc(繼承M'Core)等，提供了面向不同應(yīng)用領(lǐng)域的解決方案。
ASIC電路是永久性的，設(shè)計(jì)和制造成本高，適用于大規(guī)模的批量生產(chǎn)，以均
攤成本。與之相對(duì)的是可編程邏輯器件FPGA(Filed Programmable Gate Array)，可
以通過對(duì)電路的編程實(shí)現(xiàn)特定功能。FPGA產(chǎn)生初期，只有數(shù)萬邏輯門的規(guī)模，一
般被用做電路板上不同元器件的連接邏輯。近十幾年隨著半導(dǎo)體技術(shù)的不斷進(jìn)步，
FPGA的生產(chǎn)工藝、集成度、器件編程等飛速發(fā)展，單位成本不斷下降，性能不斷
提高。而同時(shí)，ASIC芯片的開發(fā)成本越來越大，開發(fā)周期越來越長，產(chǎn)品面市時(shí)
問卻越來越緊迫，F(xiàn)PGA和ASIC之間的界限逐漸被打破，出現(xiàn)了SOPC技術(shù)。
SOPC是SoC技術(shù)和可編程邏輯技術(shù)結(jié)合的產(chǎn)物，是一種特殊的嵌入式系統(tǒng)：
首先它是SoC，即可以由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它還是可
編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，具備一定的系統(tǒng)可編
程功能。可編程器件內(nèi)具有小容量的RAM資源，可以選擇不同的IP核被來構(gòu)成不
同的系統(tǒng)(單處理器、多處理器系統(tǒng))，有些可編程器件內(nèi)還包含部分可編程模擬
電路。SOPC的出現(xiàn)也是市場和技術(shù)共同推動(dòng)的結(jié)果：它具有ASIC SoC幾乎所有
的優(yōu)點(diǎn)，同時(shí)又克服了一些明顯的缺點(diǎn)，市場對(duì)SOPC的需求越來越人；隨著技術(shù)
的發(fā)展，百萬門以上密度的FPGA和CPLD芯片己經(jīng)面市并發(fā)展前景非常好，功能
強(qiáng)大的系統(tǒng)級(jí)芯片開發(fā)工具也已經(jīng)推出，可以對(duì)百萬門電路進(jìn)行快速的分析和編
譯。
SOPC的解決方案有多種，目前主要有基于FPGA的嵌入IP硬核的SOPC系統(tǒng)
以及基于FPGA的嵌入IP軟核的SOPC系統(tǒng)，其中IP核主要指處理器核。如果將
ARM等處理器核以硬核方式植入FPGA中，利用FPGA的可編程邏輯資源，按照
系統(tǒng)功能需求來添加接口功能模塊，這樣就將FPGA軟件靈活的硬件設(shè)計(jì)和硬核處
理器的強(qiáng)大功能有機(jī)的結(jié)合起來，構(gòu)成了一個(gè)高效的基于IP硬核的SOPC系統(tǒng)。
但是該方案還有一些不足：處理器硬核大都來自第三方公司，這樣就需支付一定的
支持產(chǎn)權(quán)費(fèi)用，增加了系統(tǒng)成本；由于硬核是預(yù)先植入的，處理器的結(jié)構(gòu)如總線規(guī)
模、接口方式、指令形式等都是不可更改的，也不能根據(jù)需要添加多處理器或裁剪
氣
青島大學(xué)碩士學(xué)位論文
處理器資源，這樣就大大降低了SOPC系統(tǒng)硬件設(shè)計(jì)的靈活性；只有某些特定的
FPGA芯片中包含硬核嵌入式處理器，選擇面窄，有可能引起資源浪費(fèi)。而嵌入m
軟核的SOPC系統(tǒng)能夠很好的解決以上不足，最有代表性的軟核處理器有Altera公
司的NioslI及Xilinx公司的MicroBlaze處理器。它們由FPGA廠商直接提供，用
戶無需支付額外的知。"叭11產(chǎn)權(quán)費(fèi)用。廠商針對(duì)FPGA的特殊結(jié)構(gòu)對(duì)軟核處理器進(jìn)行了
優(yōu)化并提供開發(fā)工具的支持，使用戶能夠在其生產(chǎn)的FPGA芯片中實(shí)現(xiàn)該處理器，
并能夠隨意配置各種參數(shù)(如運(yùn)算快慢、資源占用、緩存大小、指令定制等)，而
且在FPGA資源足夠的情況下能植入多個(gè)處理器【31。
另外，在進(jìn)行片』二系統(tǒng)設(shè)計(jì)時(shí)，由于要考慮系統(tǒng)的整體架構(gòu)，除了要選擇使用
哪種CPU外，還要選擇總線。為了提高開發(fā)模塊的重復(fù)利用率，降低開發(fā)成本，
用戶可采用多種總線，包括SoC：f!；片內(nèi)部總線、：卷片間總線(如SPI、12C、并行
總線等)、板卡間總線(ISA、PCI、VME等)、設(shè)備間總線(USB、1394、RS232
等)，以使片上系統(tǒng)模塊間不會(huì)而臨干擾、匹配等問題。日前SoC芯片內(nèi)總線架構(gòu)
有很多種，如IBM公司的CoreConnect、ARM公司的AMBA、Silicore公司的
Wishbone、開放核心協(xié)議國際聯(lián)合(OCP．IP)的OCP(Open Core Protoc01)與虛擬
插座接121聯(lián)盟VSIA(Virtual Socket InterfaceAlliance)的VCI(Virtual Component
Interface)、Altera的Avalon總線等【4】o
1．3本文的研究任務(wù)及獲得成果
本文的研究的主要內(nèi)容包括：
基于SOPC技術(shù)，完成單CPU雙總線網(wǎng)絡(luò)終端的硬件設(shè)計(jì)，確定SOPC系統(tǒng)
的總體結(jié)構(gòu)。
基于嵌入式層次模型，完成網(wǎng)絡(luò)終端各外沒控制器物理層和硬件抽象層的設(shè)計(jì)
和實(shí)現(xiàn)，主要工作為給出外設(shè)控制器在SOPC系統(tǒng)中的具體實(shí)現(xiàn)和驅(qū)動(dòng)程序的設(shè)計(jì)。
完成網(wǎng)絡(luò)終端主板，包括設(shè)計(jì)主板電路圖，布局布線，制板，焊接并完成調(diào)試
工作。
木文的主要?jiǎng)?chuàng)新點(diǎn)為具有單CPU雙總線體系結(jié)構(gòu)的網(wǎng)絡(luò)終端的硬件結(jié)構(gòu)的設(shè)
計(jì)和實(shí)現(xiàn)，以及基于雙總線結(jié)構(gòu)的外設(shè)控制器的設(shè)計(jì)和實(shí)現(xiàn)。
4
第一章緒論
1．4章節(jié)安排
第一章：介紹了本文選題的背景和意義，分析了國內(nèi)外相關(guān)的研究概況，給出
了本文的主要研究任務(wù)和創(chuàng)新點(diǎn)。
第二章：介紹本文設(shè)計(jì)本課題組提出的嵌入式層次模型和面向嵌入式應(yīng)用的單
CPU雙總線的體系結(jié)構(gòu)，基于上述兩項(xiàng)內(nèi)容給出本設(shè)計(jì)的具體實(shí)現(xiàn)方案。
第三章：具體介紹網(wǎng)絡(luò)終端的硬件系統(tǒng)各部分的構(gòu)成，并給出其基于嵌入式層
次模型的物理層和硬件抽象層的設(shè)計(jì)和實(shí)現(xiàn)。
第四章：給出網(wǎng)絡(luò)終端的電路主板設(shè)計(jì)和實(shí)現(xiàn)。
第五章：總結(jié)和展望部分，對(duì)本文的工作進(jìn)行總結(jié)并提出可進(jìn)行的下一步工作。
第二章嵌入式層次模型及單CPU雙總線體系結(jié)構(gòu)
第二章嵌入式層次模型及單CPU雙總線體系結(jié)構(gòu)
本章介紹了嵌入式層次模型的基本概念以及本文的課題來源“安全結(jié)構(gòu)智能網(wǎng)
絡(luò)終端技術(shù)”，給出了本文的實(shí)現(xiàn)方案。
2．1嵌入式層次模型
針對(duì)嵌入式系統(tǒng)開發(fā)的特點(diǎn)，本課題組提出了一種支持嵌入式系統(tǒng)高效開發(fā)的
嵌入式系統(tǒng)層次模型。層次模型采用基于層次的平臺(tái)設(shè)計(jì)思想進(jìn)行構(gòu)建，根據(jù)嵌入
式系統(tǒng)功能問的相互關(guān)系，將系統(tǒng)功能劃分為不同的邏輯層次，每?邏輯層通過層
問接口協(xié)議調(diào)用下層服務(wù)完成本層功能，并向上層提供服務(wù)，使得嵌入式系統(tǒng)的上
層軟件面向一個(gè)統(tǒng)一的邏輯層，而不必陷入繁雜的硬件細(xì)節(jié)。嵌入式系統(tǒng)層模型分
為物理層、硬件抽象層、核心層、系統(tǒng)服務(wù)層以及應(yīng)用層5個(gè)抽象層次，并給出了
一套完整的層次封裝規(guī)范和操作接口規(guī)范同。
1)物理層
南面向特定應(yīng)用的系列體系結(jié)構(gòu)所包含的物理部什元素組成，為整個(gè)嵌入式系
統(tǒng)提供硬件基礎(chǔ)。該層實(shí)例可通過改變控制物理部件元素結(jié)構(gòu)的相應(yīng)參數(shù)而迅速得
到。
2)硬件抽象層
該層對(duì)底層物理功能部件進(jìn)行邏輯封裝，并向上層提供訪問這些功能部件的操
作接口：為下層(物理層)平臺(tái)的設(shè)計(jì)提供設(shè)計(jì)需求和規(guī)范；而該層平臺(tái)本身實(shí)現(xiàn)
了從邏輯功能到物理操作的轉(zhuǎn)換。抽象層的設(shè)計(jì)，屏蔽了物理層實(shí)例結(jié)構(gòu)的差異性，
有利于實(shí)現(xiàn)系統(tǒng)的軟硬件協(xié)同設(shè)計(jì)，提高產(chǎn)品的開發(fā)效率16,7】。
3)核心層
該層利用硬件抽象層提供的接口對(duì)各種物理器件進(jìn)行統(tǒng)。。的結(jié)構(gòu)化管理，并對(duì)
上層軟件資源的運(yùn)行環(huán)境及運(yùn)行時(shí)機(jī)進(jìn)行配置和管理，從而為嵌入式操作系統(tǒng)實(shí)現(xiàn)
具有實(shí)時(shí)性和可裁剪性的內(nèi)核管理機(jī)制，使得在硬件基礎(chǔ)之上的軟件資源能夠以最
優(yōu)化的方式完成相應(yīng)的功甜引。
4)服務(wù)層
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青島大學(xué)碩士學(xué)位論論文
服務(wù)層為整個(gè)嵌入式系統(tǒng)提供內(nèi)核擴(kuò)展服務(wù)，并以接口調(diào)用的形式為工具層和
應(yīng)用程序提供系統(tǒng)服務(wù)。該層向上層提供豐富的系統(tǒng)調(diào)用接口，使得上層實(shí)例能夠
通過接口請求系統(tǒng)服務(wù)完成特定的功能。
5)應(yīng)用層
應(yīng)用層是直接面向用戶并為用戶提供其所需功能的平臺(tái)層次。該層實(shí)例可以是
針對(duì)特定應(yīng)用領(lǐng)域設(shè)計(jì)的嵌入式軟件模塊，或者是完成所需功能的IP核的組合。
通過服務(wù)層提供的服務(wù)可將經(jīng)過綜合和驗(yàn)證的m硬核快速集成到基于嵌入式系統(tǒng)
中。
層次模型各層之間通過層間接口協(xié)議進(jìn)行通信，各層通過層間接口調(diào)用下層提
供的服務(wù)實(shí)現(xiàn)本層功能，并為上層提供服務(wù)。該模型支持SOPC技術(shù)，基于該模型
的嵌入式系統(tǒng)相關(guān)總線、接口均完成IP封裝，并通過應(yīng)用層的IP接口支持IP復(fù)用
功能，有效提高了系統(tǒng)的可重用性。
2．2單CPU雙總線體系結(jié)構(gòu)
近年來，怎樣解決南網(wǎng)絡(luò)入侵引發(fā)的網(wǎng)絡(luò)安全問題已經(jīng)成為研究熱點(diǎn)，目前的
解決方案可以分為軟件解決方案和硬件解決方案兩類。軟件類包括病毒掃描和防火
墻技術(shù)，各類入侵檢測技術(shù)，加密技術(shù)等，硬件類包括硬盤隔離卡，安全隔離網(wǎng)閘
等，這些技術(shù)在～定程度上緩解了安全問題，但是都存在不同程度的局限性：
病毒掃描技術(shù)具有滯后性，并且存在一些無法預(yù)知的缺陷，不能及時(shí)應(yīng)對(duì)計(jì)算
機(jī)病毒、黑客或惡意軟件的攻擊，而防火墻技術(shù)的有效性高度依賴終端用戶的決策。
入侵檢測技術(shù)目前發(fā)展的仍不成熟、智能化程度不高，多{在一些人型系統(tǒng)中得
到應(yīng)用，適用于普通計(jì)算機(jī)系統(tǒng)的尚處在研究或?qū)嶒?yàn)階段，因此在當(dāng)前還無法得到
廣泛的應(yīng)用。
加密技術(shù)由于算法復(fù)雜，因此對(duì)系統(tǒng)的性能和響應(yīng)速度有較高要求，而且其本
身存在對(duì)密鑰的高度依賴性，這些都限制了加密技術(shù)的應(yīng)用。
硬盤隔離一k實(shí)際上是在硬盤中提供的是兩個(gè)完全獨(dú)立的系統(tǒng)，用戶一次開機(jī)只
能進(jìn)入一個(gè)工作區(qū)域，如果需要切換工作區(qū)域必須關(guān)機(jī)后重啟機(jī)器，因此效率較低。
第二章嵌入式層次模型及單CPU雙總線體系結(jié)構(gòu)
網(wǎng)閘的安全數(shù)據(jù)交換過程需要通過專用硬件通信卡、私有通信協(xié)議和加密簽名
機(jī)制等來實(shí)現(xiàn)，系統(tǒng)復(fù)雜，成本較高。
由于普通計(jì)算機(jī)系統(tǒng)都是采用傳統(tǒng)的馮·諾依曼體系結(jié)構(gòu)，網(wǎng)絡(luò)模塊和本地存
儲(chǔ)器等都掛接在同一條系統(tǒng)總線上，因此即使采用了上述的某些安全機(jī)制，一旦黑
客通過網(wǎng)絡(luò)模塊入侵到計(jì)算機(jī)系統(tǒng)中，就能進(jìn)而控制整個(gè)系統(tǒng)總線，從而訪問到本
地存儲(chǔ)上的信息。基于上述原因，為了在提高計(jì)算機(jī)系統(tǒng)整體的安全性同時(shí)兼顧系
統(tǒng)的效率和成本，“安全結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)”提出了一種新型計(jì)算機(jī)體系結(jié)構(gòu)：
單CPU雙總線的計(jì)算機(jī)體系結(jié)構(gòu)sCPU．dBUSl9】。
該結(jié)構(gòu)由，‘個(gè)CPU和兩條獨(dú)立的系統(tǒng)總線：本地總線和網(wǎng)絡(luò)總線組成，存儲(chǔ)
設(shè)備掛接到本地總線上，網(wǎng)絡(luò)設(shè)備掛接到網(wǎng)絡(luò)總線上。CPU通過總線橋接器在同一
時(shí)刻只與一條總線相連，由此將系統(tǒng)分為本地子系統(tǒng)和網(wǎng)絡(luò)子系統(tǒng)。
圖2．1是單CPU雙總線體系結(jié)構(gòu)的系統(tǒng)結(jié)構(gòu)圖。本地總線和木地存儲(chǔ)設(shè)備及掛
接到該總線上的外設(shè)構(gòu)成本地子系統(tǒng)。網(wǎng)絡(luò)總線和網(wǎng)絡(luò)設(shè)備及掛接到該總線上的外
設(shè)構(gòu)成網(wǎng)絡(luò)子系統(tǒng)。CPU通過自主研發(fā)的總線橋接器在同一時(shí)刻只有一條總線相
連，以保證了兩個(gè)子系統(tǒng)之間的隔離。這樣即使發(fā)生網(wǎng)絡(luò)入侵，黑客也只能獲取網(wǎng)
絡(luò)子系統(tǒng)的臨時(shí)信息，無法獲取本地子系統(tǒng)的存儲(chǔ)信息，提高了系統(tǒng)的安全性。另
外為了降低系統(tǒng)成本和提高系統(tǒng)擴(kuò)展能力，在sCPU．dBUS中將一些不影響信息安
全的簡單輸入輸出外設(shè)，如顯示器，鼠標(biāo)鍵盤等掛接到豐總線上，實(shí)現(xiàn)兩條總線的
共享使用。共享外設(shè)同樣通過總線橋接器在同一時(shí)刻只與一條系統(tǒng)總線連接，系統(tǒng)
總線的切換由橋接器控制器，進(jìn)行總線切換后，主總線與兩條系統(tǒng)總線中的一條相
連，在此時(shí)刻可認(rèn)為是該系統(tǒng)總線的一部分。
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由由
圖2．1單CPU雙總線的安全體系結(jié)構(gòu)
sCPU—dBUS體系結(jié)構(gòu)主要性能指標(biāo)包括：
a、區(qū)域隔離：根據(jù)保障信息安全的需要，將系統(tǒng)分為兩個(gè)工作區(qū)域：非安全
區(qū)和安全區(qū)。其中非安全區(qū)主要實(shí)現(xiàn)用戶和網(wǎng)絡(luò)有關(guān)的應(yīng)用，安全區(qū)實(shí)現(xiàn)用戶的本
地存儲(chǔ)和其它有安全需要的工作。各外設(shè)根據(jù)不同的應(yīng)用分別掛接到兩個(gè)區(qū)域的系
統(tǒng)總線上，即本地總線和網(wǎng)絡(luò)總線，隔離了來自網(wǎng)絡(luò)的風(fēng)險(xiǎn)。
b、共用CPU：出于降低成本的考慮，非安全區(qū)和安全區(qū)共用一個(gè)CPU，通過
總線橋接器實(shí)現(xiàn)兩條總線和CPU的互連，同時(shí)保證同一時(shí)刻只有一條總線和CPU
連接。
c、共享設(shè)備：通過將部分外設(shè)掛接到主總線上實(shí)現(xiàn)了兩個(gè)區(qū)域的共享使用，
降低了系統(tǒng)的復(fù)雜度。同時(shí)考慮到兩工作區(qū)域之間的通信問題，主總線上掛接有一
定容量的存儲(chǔ)器。
d、工作區(qū)域切換：通過總線橋接器實(shí)現(xiàn)工作區(qū)域的切換，保證同一時(shí)刻只有
一條總線和CPU相連。
“安全結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)”的操作系統(tǒng)為自主研發(fā)的基于內(nèi)部網(wǎng)絡(luò)化管理
的、安全內(nèi)核．非安全內(nèi)核雙內(nèi)核操作系統(tǒng)netOS．I。在系統(tǒng)加電后網(wǎng)絡(luò)終端將工作
在本地子系統(tǒng)中，如果用戶需要訪問網(wǎng)絡(luò)，操作系統(tǒng)控制CPU．BUSs橋接器動(dòng)態(tài)進(jìn)
行子系統(tǒng)間的切換。在網(wǎng)絡(luò)終端子系統(tǒng)中，所有數(shù)據(jù)交換通過主總線上的高速內(nèi)存
作為Cache，由CPU．BUSs橋接器控制完成。數(shù)據(jù)交換開始時(shí)須由網(wǎng)絡(luò)終端操作者
授權(quán)，交換在本課題組自主研發(fā)的私有協(xié)議控制下自動(dòng)完成。
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第二章嵌入式層次模型及單CPU雙總線體系結(jié)構(gòu)
2．3本文實(shí)現(xiàn)方案
SOPC和SoC的不同之處在于SOPC硬件平臺(tái)中加入了可重配置邏輯。對(duì)于處
理器集成型的SOPC的硬件平臺(tái)，硬件設(shè)計(jì)的重點(diǎn)在于對(duì)FPGA IP核的特殊處理。
本設(shè)計(jì)采用Altera公司的QuartusIl+SOPC Builder的解決方案，選片j包含Altera公
司FPGA芯片的核心板，在FPGA芯片中以NioslI軟核處理器，Avalon總線為基礎(chǔ)
實(shí)現(xiàn)單CPU雙總線SoC結(jié)構(gòu)，并在核心板的基礎(chǔ)上設(shè)計(jì)實(shí)現(xiàn)網(wǎng)絡(luò)終端主板。在Niosll
IDE中利用Altera公司提供系統(tǒng)函數(shù)庫，編寫所需驅(qū)動(dòng)程序，完成系統(tǒng)測試。其中
Quartusll是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL
以及AHDL(Altera Hardware Description Language)等多種設(shè)計(jì)輸入形式，內(nèi)嵌綜
合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。SOPC
Builder集成在QuartuslI中，由Quartusll啟動(dòng)，提供直觀的向?qū)?qū)動(dòng)圖彤用戶界面
(GUI)，是圖形界面的SOPC系統(tǒng)定制工具。SOPC Builder IP核庫中包括可定制
的NiosII軟核處理器及一套通用外設(shè)和接口，用戶還可以通過軟件中的用戶邏輯接
口向?qū)勺约旱亩ㄖ仆庠O(shè)，能夠方便快速的構(gòu)建SOPC系統(tǒng)。NioslI IDE是Altera
公司提供的基于開放的、可擴(kuò)展Eclipse IDE工程和Eclipse C／C++開發(fā)工具工程，
是NioslI系列嵌入式處理器的主要軟件開發(fā)工具，其中提供了很多工程模板，能使
用戶盡可能的快速推出可運(yùn)行的系糾10】。
本設(shè)計(jì)使用Quartusll+SOPC Builder的j：要開發(fā)步驟如下：
1)打開Quartusll軟件并建立工程。在新建工程過程中需要給出工程名稱，工
程日錄，指定FPGA芯片和用于工程的其它EDA工具。
2)在Quartusll中建立項(xiàng)層模塊。頂層模塊用于將整個(gè)工程的各個(gè)模塊包含在
里面，相當(dāng)于傳統(tǒng)電路設(shè)計(jì)中的電路板。
3)使用SOPC Builder創(chuàng)建NiosII系統(tǒng)。SOPC Builder在Quartusll中啟動(dòng)，在
該工具中創(chuàng)建以Niosll為處理器的SOPC系統(tǒng)。首先指定目標(biāo)FPGA并設(shè)置時(shí)鐘，
然后添加處理器內(nèi)核和其它外設(shè)并定制或配置它們的功能，分配外設(shè)地址及終端
號(hào)，設(shè)定復(fù)位和異常地址，最后生成(Generate)系統(tǒng)。
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4)添加NioslI系統(tǒng)到頂層模塊。在QuartuslI中將上一步生成的NioslI系統(tǒng)添
加到頂層模塊中。
5)添加引腳和其它單元。在QuartuslI中依次為Niosll系統(tǒng)的各外設(shè)添加輸入
／輸出引腳以及PLL系統(tǒng)時(shí)鐘生成單元等。
6)分配FPGA引腳。使用Quartusll提供的Assignment Editor工具對(duì)系統(tǒng)中所
使用的FPGA引腳進(jìn)行分配，并將為使用的引腳在Device&amp;amp;Pin Options對(duì)話框
Unused Pins選項(xiàng)卡中設(shè)為高阻輸入。
7)編譯系統(tǒng)。
第三章SANc SoC硬件結(jié)構(gòu)
第三章SANC SoC硬件結(jié)構(gòu)
本章具體介紹網(wǎng)絡(luò)終端的硬件系統(tǒng)各部分的構(gòu)成，并給出其基于嵌入式層次模
型的物理層(SOPC系統(tǒng)的構(gòu)建)和硬件抽象層(各外設(shè)控制器驅(qū)動(dòng)程序)的設(shè)計(jì)
和實(shí)現(xiàn)。
3．1總體結(jié)構(gòu)
FPGA芯片選用Altem公司推出的低成本、高性能的FPGA系列Cyclonell系列
芯片中的EP2C35F672。該芯片采用90nm工藝制造，包含33216個(gè)邏輯單元(LEs)，
483840bits的片上RAM，還有多達(dá)475個(gè)用戶可用I／O口，封裝為672．Pin FBGA。
其主要特性如表3．1所示。
表3．1 EP2C35F672主要特性
特性數(shù)量
邏輯單元(LE) 33216
M4K RAM塊(4Kbit+奇偶校驗(yàn)) l 05
RAM總量(bit) 483840
PLLs(個(gè)) 4
時(shí)鐘輸入管腳(個(gè)) 8
全局時(shí)鐘網(wǎng)絡(luò)(個(gè)) l 6
最大用戶I／0數(shù)(個(gè)) 475
配置二進(jìn)制文件(．rbf)大小(bit) 6858656
-口j-選串行豐動(dòng)配置器件EPCSl6
NioslI是Altera的第二代FPGA軟核處理器，由Altera公司于2004年推出，比
第一代NIOS具有更高的效率和性能。Niosll處理器系列包括三種內(nèi)核——快速
(NiosII／f)、標(biāo)準(zhǔn)(Niosll／s)和經(jīng)濟(jì)型(Niosll／e)，每一型號(hào)都針對(duì)價(jià)格和性能范
嗣進(jìn)行了優(yōu)化。Niosll嵌入式處理器性能超過200DMIPS，它采用32位指令、32
位數(shù)據(jù)和地址、32位通用寄存器和32個(gè)外部中斷源。Niosll支持60多個(gè)外設(shè)，開
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發(fā)者可以根據(jù)需要選擇外設(shè)，而不需要再為自己不需要的功能支付費(fèi)用，這大大節(jié)
約了嵌入式系統(tǒng)的開發(fā)成本，也加快了開發(fā)的周期。Niosll CPU是一種5級(jí)流水線、
單指令的RISC處理器，其大部分指令可以在一個(gè)周期內(nèi)完成。Niosll處理器又是
一種軟核CPU，專門針對(duì)ALTERA的可編程邏輯器件及片上可編程的設(shè)計(jì)思想做
了相應(yīng)的優(yōu)化。作為一種可配置的精簡的RISC處理器，它可以與用戶自定義邏輯
結(jié)合構(gòu)成SOPC系統(tǒng)，并下載到Altera的可編程器件中。結(jié)合外部閃存以及大容量
存儲(chǔ)器，可構(gòu)成一個(gè)功能強(qiáng)大的32位嵌入式處理器系統(tǒng)。
Avalon總線是Altera公司專門為SOPC而推出的一套片內(nèi)總線系統(tǒng)，與Nios
系列的處理器軟核～起，二者構(gòu)成了Altera公司SOPC解決方案中的核心部分。
SOPC Builder自動(dòng)生成Avalon總線，并針對(duì)系統(tǒng)處理器和外設(shè)的專用互聯(lián)需求進(jìn)行
優(yōu)化。傳統(tǒng)總線結(jié)構(gòu)中，單個(gè)總線仲裁器控制總線主機(jī)和從機(jī)之間的通信。每個(gè)總
線主機(jī)發(fā)起總線控制請求，由總線仲裁器對(duì)某個(gè)主機(jī)授權(quán)接入總線。如果多個(gè)主機(jī)
試圖同時(shí)接入總線，總線仲裁器會(huì)根據(jù)一套固定的總裁規(guī)則，分配總線資源給某個(gè)
主機(jī)。由于每次只有一個(gè)主機(jī)能夠接入總線、使用總線資源，因此會(huì)導(dǎo)致帶寬瓶頸。
Avalon總線多主機(jī)結(jié)構(gòu)提高了系統(tǒng)帶寬，消除了帶寬瓶頸。采用Avalon交換架構(gòu)，
每個(gè)總線主機(jī)均有自己的專用互聯(lián)，總線主機(jī)只需搶占共享從機(jī)，而不是總線本身。
每當(dāng)系統(tǒng)加入模塊或者外設(shè)接入優(yōu)先權(quán)改變時(shí)，SOPC Builder會(huì)利用最少的FPGA
資源，產(chǎn)生新的最佳Avalon交換架榭11】。
SANC的硬件結(jié)構(gòu)圖如圖3．1所示，CPU掛接到主總線上，通過總線橋接器內(nèi)
部通路與本地總線和網(wǎng)絡(luò)總線．卜的一條相連，主總線、本地總線和網(wǎng)絡(luò)總線掛接的
外設(shè)在下兩節(jié)中詳細(xì)說明。
第三章SANC SoC硬件結(jié)構(gòu)
3．2共享設(shè)備
圖3．1 SANC硬件結(jié)構(gòu)圖
本設(shè)計(jì)中共土總線外設(shè)包括12C總線控制器，VGA控制器、PS2鼠標(biāo)控制器、
總線橋接器和FPGA配置芯片控制器。
12C總線是一種由PHILIPS公司推出的兩線式串行總線，用于lC(Integrated
Circuit)器件之間的互連。它通過一根SCL(串行時(shí)鐘線)及一根SDA(串行數(shù)據(jù)線)連
接到提供12C總線應(yīng)用的芯片上，片j于傳送信息，并根據(jù)地址識(shí)別每個(gè)器件。每個(gè)
器件有一個(gè)唯一的地址，而且都可以作為一個(gè)發(fā)送器或接收器使用(由器件的功能決
定)。SANC提供12C接口主要用于對(duì)VGA顯示芯片的控制。
VGA(Video Graphics Array)作為與監(jiān)視器接口的標(biāo)準(zhǔn)，被用來顯示圖像到監(jiān)視
器上，是由IBM公司發(fā)布的顯示器分辨率規(guī)范。目前大多數(shù)計(jì)算機(jī)與外部顯示設(shè)備
之間都是通過模擬VGA接口連接，SANC提供VGA控制器用于終端顯示。
SANC作為網(wǎng)絡(luò)終端需要提供基本的人機(jī)交互接口，其中鍵盤鼠標(biāo)是必不可少
的。通過PS2接口控制器提供對(duì)鍵盤鼠標(biāo)的支持，-口J．以實(shí)現(xiàn)向PS2設(shè)備發(fā)送數(shù)據(jù)和
命令，接收PS2設(shè)備發(fā)米的控制和請求，從系統(tǒng)接收、向系統(tǒng)發(fā)送數(shù)據(jù)以及澤碼并
執(zhí)行系統(tǒng)發(fā)給控制器的命令。
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青島大學(xué)碩士學(xué)位論文
sCPU-dBUS體系結(jié)構(gòu)需要本地子系統(tǒng)和網(wǎng)絡(luò)終端子系統(tǒng)分時(shí)復(fù)用一個(gè)CPU，
所以引入CPU．BUSs橋接器來連接CPU和本地子系統(tǒng)、網(wǎng)絡(luò)終端子系統(tǒng)。CPU．BUSs
橋接器內(nèi)部包含兩條總線通路，使CPU分別連接本地子系統(tǒng)和網(wǎng)絡(luò)終端子系統(tǒng)。
在同一時(shí)刻，CPU．BUSs橋接器保證只有一條通路是暢通的，另一條是阻塞的，從
而保證了本地子系統(tǒng)和網(wǎng)絡(luò)終端子系統(tǒng)分時(shí)復(fù)用CPU，并且保證了本地子系統(tǒng)和網(wǎng)
絡(luò)終端子系統(tǒng)的相互隔離。CPU．BUSs橋接器可由CPU控制，打開或關(guān)閉內(nèi)部通路，
實(shí)現(xiàn)CPU和子系統(tǒng)連接的實(shí)時(shí)切換㈣。
CycloneIl系列FPGA是基于RAM查找表的FPGA，在器件上電時(shí)配置數(shù)據(jù)必
須重新加載。兇此系統(tǒng)中必須包含具有掉電保持特性的器件來保存配置數(shù)據(jù)，然后
在FPGA上電時(shí)將配置數(shù)據(jù)加載到FPGA中去。
3．3本地總線與網(wǎng)絡(luò)總線設(shè)備
目前的網(wǎng)絡(luò)終端大致可劃為虛擬終端和可獨(dú)立工作兩種模式。虛擬終端模式自
身缺乏計(jì)算功能，主要計(jì)算工作由服務(wù)器端完成，對(duì)服務(wù)器有較大依賴性，服務(wù)器
的負(fù)載大。另外軟件和數(shù)據(jù)都存儲(chǔ)于服務(wù)器，終端缺乏存儲(chǔ)功能，需要實(shí)時(shí)地與服
務(wù)器交互，進(jìn)行資源的索取和存儲(chǔ)，這就增加了對(duì)帶寬及傳輸速度等網(wǎng)絡(luò)環(huán)境的要
求?？瑟?dú)立工作模式網(wǎng)絡(luò)終端通過增加本地存儲(chǔ)功能，一定程度上緩解了虛擬終端
模式的缺陷，但引發(fā)了安全性問題，本地存儲(chǔ)上的信息面臨網(wǎng)絡(luò)入侵的風(fēng)險(xiǎn)。根據(jù)
實(shí)際應(yīng)用需要，SANC網(wǎng)絡(luò)終端中包含本地存儲(chǔ)設(shè)備，為防范由此帶來的網(wǎng)絡(luò)風(fēng)險(xiǎn)，
通過引入兩條系統(tǒng)總線將整個(gè)系統(tǒng)劃分為本地區(qū)域和網(wǎng)絡(luò)區(qū)域兩個(gè)工作區(qū)域，以保
證兩條總線上設(shè)備的相互隔離。
系統(tǒng)大部分的T作是在本地區(qū)域完成的，本地總線上的設(shè)備包括用于本地區(qū)域
內(nèi)存的掉電易失隨機(jī)存儲(chǔ)沒備，可掉電保持的存儲(chǔ)沒備，用于通信的UART控制器
以及USB主機(jī)控制器。
當(dāng)用戶需要訪問網(wǎng)絡(luò)時(shí)，系統(tǒng)切換到網(wǎng)絡(luò)區(qū)域，網(wǎng)絡(luò)總線上的設(shè)備包括內(nèi)存，
網(wǎng)絡(luò)接口以及USB土機(jī)控制器。
在各種隨機(jī)存儲(chǔ)器件中，SDRAM的價(jià)格低、體積小、速度快、容量大，是比
較理想的器件。本設(shè)計(jì)所采用核心板包括一塊DDR SDRAM(Dual Date Rate
第二章SANC SoC硬件結(jié)構(gòu)
SDRAM)芯片，但DDR SDRAM的控制邏輯比較復(fù)雜，對(duì)時(shí)序要求也十分嚴(yán)格，
使用很不方便，SANC提供專門的控制器，使系統(tǒng)用戶能很方便地操作DDR
SDRAM。
Flash作為～種非易失性的存儲(chǔ)器，具有掉電數(shù)據(jù)保存，可重復(fù)擦寫，體積小，
容量大等特點(diǎn)，在嵌入式系統(tǒng)中得到了廣泛應(yīng)用。雖然目前普遍使用的大容量存儲(chǔ)
器機(jī)械硬盤與Flash相比雖有容量大和價(jià)格低的優(yōu)點(diǎn)，但它是機(jī)電設(shè)備，有機(jī)械磨
損，可靠性及耐用性相對(duì)較差，抗沖擊、抗振動(dòng)能力弱，功耗大等缺點(diǎn)。而且隨著
生產(chǎn)工藝的進(jìn)步Flash的價(jià)格越來越低，容量越來越大，在對(duì)存儲(chǔ)器容量要求不大
的情況下，SANC網(wǎng)絡(luò)終端選用Flash作為本地信息存儲(chǔ)器，能有效降低終端主板
面積和功耗，節(jié)省成本。因此，SANC中提供Flash控制器，用于對(duì)Flash存儲(chǔ)器的
操作。
UART即通用異步收發(fā)器(Universal Asynchronous Receive Transm itter)。串行通
信具有傳輸線少、成本低、可靠性高等優(yōu)點(diǎn)。UART作為一種通用串行數(shù)據(jù)總線，
用于異步通信。該總線雙向通信，可以實(shí)現(xiàn)全雙工傳輸和接收。在本設(shè)計(jì)中，UART
用來與PC進(jìn)行通信，包括與監(jiān)控調(diào)試器和其它器件。RS．232．C接口是目前最常用
的一種串行通信接口，一般用UART專用芯片來實(shí)現(xiàn)。但考慮到專用芯片引腳較多，
內(nèi)含許多輔助模塊和一些輔助功能，在實(shí)際使用時(shí)往往用彳i到這些功能，因此若采
用專用UART：醛片，必使電路變得復(fù)雜，PCB面積增大，從而導(dǎo)致成本增加，系統(tǒng)
的穩(wěn)定性和可靠性降低。所以本設(shè)計(jì)在FPGA芯片內(nèi)部實(shí)現(xiàn)UART功能模塊。
通用串行總線USB(Universal Serial Bus)是英特爾、微軟、IBM、康柏等公司1994
年聯(lián)合制定的一種通用串行總線規(guī)范，它解決了與網(wǎng)絡(luò)通信問題，而且端口擴(kuò)展性能
好、容易使用。主要用于PC機(jī)與外圍設(shè)備的互聯(lián)，可以大大簡化計(jì)算機(jī)與外設(shè)的
連接過程。USB總線具有低成本、使用簡單、支持即插即用、易于擴(kuò)展等特點(diǎn)，已
被廣泛的應(yīng)用在PC機(jī)及嵌入式系統(tǒng)上。根據(jù)USB協(xié)議，整個(gè)USB系統(tǒng)必須要有
唯一的一個(gè)主機(jī)控制器作為系統(tǒng)的主控組件。因此為保證系統(tǒng)的通用性，SANC中
需要提供USB主機(jī)控制器，以控制總線上所有USB設(shè)備和集線器的數(shù)據(jù)通信過程。
作為網(wǎng)絡(luò)終端，SANC通過以太網(wǎng)接口接入局域網(wǎng)與因特網(wǎng)或?qū)Ｓ镁W(wǎng)相連，訪
問服務(wù)器上的信息。以太網(wǎng)是當(dāng)今現(xiàn)有局域網(wǎng)采用的最通用的通信協(xié)議標(biāo)準(zhǔn)，該標(biāo)
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青島大學(xué)碩士學(xué)位論文
準(zhǔn)定義了在局域網(wǎng)(LAN)中采用的電纜類型和信號(hào)處理方法。
3．4系統(tǒng)物理層設(shè)計(jì)與實(shí)現(xiàn)
本設(shè)計(jì)中網(wǎng)絡(luò)終端的電路實(shí)現(xiàn)方案為在一塊包含Altera FPGA芯片的核心板基
礎(chǔ)上外括系統(tǒng)主板。該核心板除包括CyclonelI系列FPGA芯片EP2C35F672外，
還包括：配置芯片串行Flash EPCSl6，16Mb；128MbDDR SDRAM，速度為167MHz
(DDR333)；128Mb Nor Flash；USB2．0控制器ISPI 161。
FPGA內(nèi)部沒有振蕩電路，核心板上使用一個(gè)50MHz的有源品振作為系統(tǒng)的時(shí)
鐘源，經(jīng)過FPGA內(nèi)部PLL電路后可輸出10MHz-402．5MHz的系統(tǒng)時(shí)鐘。圖3．2
為使用Quartusll MegaWizard Plug-In工具生成的系統(tǒng)時(shí)鐘模塊，其中SYS—CLK管
腳為50MHz有源晶振的的振蕩信號(hào)，作為PLL模塊的輸入。PLL的三個(gè)輸出的時(shí)
鐘信號(hào)為cO，cl，c2，分別作為系統(tǒng)時(shí)鐘，DDR SDRAM時(shí)鐘，VGA控制器的時(shí)
鐘。
}!!璧巴=j：!
圖3．2 SANC系統(tǒng)時(shí)鐘模塊
本設(shè)計(jì)中FPGA可使用兩種配置方法：
與PC機(jī)連接時(shí)，百J．使用運(yùn)行在PC機(jī)上的Quartusll軟件，通過JTAG電纜連
接到核心板或主板上的10針JTAG接口直接下載配置數(shù)據(jù)到FPGA。用戶隨時(shí)可以
進(jìn)行JTAG模式下的配置，但該方法是直接對(duì)FPGA巾的SRAM單元編程，F(xiàn)PGA
掉電后配置機(jī)會(huì)丟失，需要重新．卜．載。
在脫機(jī)運(yùn)行的情況下，F(xiàn)PGA可以主動(dòng)發(fā)起配置操作，進(jìn)行主動(dòng)配置。主動(dòng)配
置模式是將配置數(shù)據(jù)存儲(chǔ)在串行配置器件(EPCS l 6)中，在每次SANC網(wǎng)絡(luò)終端
17
第三章SANC SoC硬件結(jié)構(gòu)
上電時(shí)FPGA都會(huì)自動(dòng)使用該配置數(shù)據(jù)進(jìn)行配置，因此只要在脫機(jī)運(yùn)行前利用
QuartusII提供的編程器將配置數(shù)據(jù)寫入EPCSl6中即可。
3．4．1共享設(shè)備
12C總線的SDA和SCL均為雙向線路，都通過一個(gè)上拉電阻連接到電源電壓的
正端，當(dāng)總線空閑保持高電平。每個(gè)連接到12C總線上的：卷片都有唯一的地址，本設(shè)
計(jì)中為電視編碼芯片CH701 3B，該芯片可以將從VGA控制器得到的像素信號(hào)流轉(zhuǎn)
變?yōu)镹TSC或PAL制式以用于顯示器顯示，系統(tǒng)通過12C總線完成CH7013B的初
始化。本設(shè)計(jì)中的12C總線控制器在FPGA中實(shí)現(xiàn)，在SOPC Builder中添加Altera
提供的12C控制器核，生成(Generate)SOPC系統(tǒng)后在QuartuslI中給出對(duì)應(yīng)SDA
和SCL引腳的12C SDA，12C SCL兩個(gè)FPGA雙向引腳㈣。
VGA工業(yè)標(biāo)準(zhǔn)所需定義的信號(hào)線有5個(gè)，分別為R、G、B信號(hào)和行同步信號(hào)
HS和場同步信號(hào)VS。顯示器的控制模塊根據(jù)VGA接口傳過來的RGB信號(hào)，逐行
掃描顯示器上每個(gè)像素點(diǎn)，控制像素點(diǎn)的R、G、B三基色合成一個(gè)彩色像素。掃
描順序?yàn)橛勺蟮接遥缮系较轮鹦袙呙?。每掃描完一行，則回到下?行的起始位置，
同時(shí)依據(jù)行同步信號(hào)進(jìn)行同步，如圖3．3所示，其中行同步信號(hào)的負(fù)脈沖標(biāo)志著一
行像素的開始或結(jié)束，在行消隱期間屏幕不顯示圖像。
圖像顯示
RGB]嬰墮廠]型墮廠]廠
HS
圖3．3VGA信號(hào)的行同步
當(dāng)一場中的所有行掃描完成后，掃描同到屏幕左上方，準(zhǔn)備掃描下一場。同行
同步信號(hào)一樣，場同步信號(hào)的負(fù)脈沖標(biāo)志著一個(gè)場的開始或結(jié)束。
本設(shè)計(jì)rfl使用顯示器分辨率為640*480，根據(jù)VGA標(biāo)準(zhǔn)，由于行消隱區(qū)和場
消隱區(qū)的存在，系統(tǒng)中VGA控制器實(shí)際輸出像素為800*525。在刷新率為60Hz的
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青島大學(xué)碩士學(xué)位論文
前提下，所需像素的輸出頻率為25MHz，所以設(shè)計(jì)中將PLL的C2輸出頻率也就是
VGA控制器的工作頻率設(shè)置為25MHZ[14,15]。
在SOPC Builder中添加VGA控制器VGA controller，該控制器主要功能為生
成像素流、行同步信號(hào)和場同步信號(hào)。
SANC主板采用Tv專用解碼芯片CH7013B產(chǎn)生顯示器所需的VGA信號(hào)，
CH7013B支持YCrCb或RGB格式輸出，內(nèi)置3通道9位高速DAC，最高能產(chǎn)生
130萬色的VGA信號(hào)，支持NTSC，NTSC．J，PAL等Tv格式。本設(shè)計(jì)中，芯片
的數(shù)字格式像素輸入流和行同步信號(hào)，場同步信號(hào)由VGA控制器給出，分別到芯
片的D12．DO、H、V腳。
PS2主機(jī)與設(shè)備間的通信為雙向同步方式，時(shí)鐘信號(hào)由PS2設(shè)備產(chǎn)生，但主機(jī)
擁有總線控制權(quán)，可以通過將時(shí)鐘線拉低抑制設(shè)備的數(shù)據(jù)發(fā)送。信息以幀為單位，
每幀包含一個(gè)字節(jié)，結(jié)構(gòu)如下：
本設(shè)計(jì)中的鼠標(biāo)控制器IP核只支持標(biāo)準(zhǔn)PS2鼠標(biāo)(即只能使用左、中、右三
鍵和x、Y方向位移數(shù)據(jù))，鼠標(biāo)數(shù)據(jù)包由三個(gè)幀組成，包含三個(gè)字節(jié)，格式如表
3．2所示：
表3．2 PS2鼠標(biāo)數(shù)據(jù)包格式
D7 D6 D5 D4 D3 D2 Dl DO
字節(jié)0 Y溢出X溢出Y符號(hào)位X符號(hào)位l 中間鍵右鍵左鍵
字節(jié)l X方向計(jì)數(shù)值
字節(jié)2 Y方向計(jì)數(shù)值
其中X、Y分別指鼠標(biāo)X方向和Y方向的位移，當(dāng)PS2鼠標(biāo)有按鍵按下，字
節(jié)0的相應(yīng)位輸出為1，否則輸出為0，X、Y方向的位移以二進(jìn)制補(bǔ)碼表示。
根據(jù)PS2協(xié)議規(guī)范，PS2鼠標(biāo)包含四種工作模式，分別為：Reset模式，當(dāng)鼠
標(biāo)上電或主機(jī)發(fā)復(fù)位命令(0XFF)給它時(shí)進(jìn)入這種模式；Stream模式，鼠標(biāo)的默
認(rèn)模式，當(dāng)鼠標(biāo)上電或復(fù)位完成后，自動(dòng)進(jìn)入此模式，鼠標(biāo)基本上以此模式工作；
Remote模式，只有在主機(jī)發(fā)送了模式設(shè)置命令(OxFO)后，鼠標(biāo)才進(jìn)入這種模式；
Wrap模式，這種模式只用于測試鼠標(biāo)與主機(jī)連接是否正確[16,1 71。本文的鼠標(biāo)控制器
19
第三章SAN(；SoC硬件結(jié)構(gòu)
IP核支持鼠標(biāo)的Stream模式，在鼠標(biāo)上電并自動(dòng)復(fù)位后進(jìn)入。需要說明的是為簡
化設(shè)計(jì)，控制器不支持鼠標(biāo)復(fù)位，若需要復(fù)位則要重新插拔鼠標(biāo)。
另外鼠標(biāo)存在按鍵抖動(dòng)問題，即當(dāng)鍵按下時(shí)或釋放時(shí)，觸點(diǎn)問會(huì)產(chǎn)生機(jī)械抖動(dòng)，
在接通和斷開之間快速交替，使輸出信號(hào)也產(chǎn)生抖動(dòng)，輸出一串0、l快速交替變
化的脈沖。這種抖動(dòng)與鍵本身的質(zhì)量無關(guān)，如果不加以處理，在讀鍵時(shí)就可能誤判
為多次重復(fù)按鍵。為解決按鍵抖動(dòng)造成的問題，本設(shè)計(jì)中鼠標(biāo)控制器采用延時(shí)方式
以避開信號(hào)的抖動(dòng)區(qū)，即在發(fā)現(xiàn)某鍵接通或釋放時(shí)，延時(shí)5us再進(jìn)行讀鍵。
在SOPC Builder中添加鼠標(biāo)控制器后生成(Generate)系統(tǒng)，并在Quartusll
中顯示的頂層模塊中添加兩個(gè)FPGA雙向引腳MS CLK，MS DATA分別作為PS2
鼠標(biāo)的時(shí)鐘和數(shù)據(jù)通道。
CPU．BUSs橋接器負(fù)責(zé)主總線和本地總線、網(wǎng)絡(luò)總線之間的連接，以及本地總線
和網(wǎng)絡(luò)總線之間的隔離。其功能包括：
·保證主總線和本地總線或網(wǎng)絡(luò)總線保持連接；
·保證在同一時(shí)刻只有一條總線(本地總線或外設(shè)總線)和主總線保持連接；
·如果CPU發(fā)出切換工作區(qū)域指令，總線橋接器可以立即切斷當(dāng)前總線與主
總線的連接，并將另一條總線和主總線連接。
· 當(dāng)系統(tǒng)初始化或復(fù)位的時(shí)候，總線橋接器連接本地子系統(tǒng)和主總線。
如圖3．4所示，總線橋接器包括slave從端U和Control從端口，Ava0主端Lj和
Aval主端口，一個(gè)8位控制寄存器ctrlreg。其中slave從端口用于引入來自CPU的
數(shù)據(jù)、地址和控制信號(hào)，Control從端口用于CPU對(duì)總線橋接器的控制。Ava0主端
口和Aval主端口分別連接本地總線和網(wǎng)絡(luò)總線?？刂萍拇嫫鞔鎯?chǔ)橋接器的控制位，
實(shí)現(xiàn)對(duì)橋接器的控制。
系統(tǒng)初始時(shí)slave從端口的總線信號(hào)和本地總線相連，當(dāng)用戶需要切換總線的時(shí)
候，CPU通過control從端口發(fā)出控制信號(hào)，改變控制寄存器的值，橋接器根據(jù)該
值切換總線信號(hào)與網(wǎng)絡(luò)總線連接。
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青島人學(xué)碩士學(xué)位論文
圈3．4總線橋接罄結(jié)構(gòu)圖
Altera提供的配置器件是具有串行接口的Flash器件，用于存儲(chǔ)FPGA的配再
數(shù)據(jù)升在上電或重新配黃時(shí)將配置數(shù)據(jù)裝入FPGA。本設(shè)計(jì)中的串行配置芯片為
EPCSl6，容量為16Mb，具有通用Flash存儲(chǔ)接口，可重復(fù)編程100000次以r，口r
通過USB下載電纜對(duì)其進(jìn)行編程．在容量剩余的前提下坯可Ll存儲(chǔ)程序代碼。EPCS
控制器使用Altera公司提供的EPCS Serial Flash Controller IP桉，在SOPC BuiIder
中添加到土總線上。EPCSl6通過FPGA上的特定管腳連接到FPGA商小是通用管
腳．匭l此在SOPC Builder中生成(Generate)系統(tǒng)后，EPCS控制器內(nèi)核不會(huì)a·
Quartusll中顯示的系統(tǒng)頂層模塊中產(chǎn)生任何的I／O u。在配置時(shí)，Cyclonell FPGA
通過串行接u讀取配置數(shù)掘(如果是壓縮數(shù)據(jù)，還會(huì)進(jìn)行解壓縮處理)對(duì)內(nèi)部的
SRAM單兀進(jìn)行配置。
3．4 2本地總線與網(wǎng)絡(luò)總線設(shè)備
小設(shè)講中的SDRAM芯片為雙倍速率SDRAM(Dual DateRate SDRAM DDR
SDRAM)：又簡稱DDR，山丁它在州鐘觸發(fā)沿的I、下沿部能進(jìn)行數(shù)據(jù)忙輸，所
以在I 33MHz的總線頻率r的帶寬也能選劍2 128GBA。DDR幣支持3 3V ln』I、的
LvTTL．111】是支持2 5V的SST[，2標(biāo)準(zhǔn)。DDR通常州』需硬大量存儲(chǔ)且有成本耍求
的系統(tǒng)。DDR SDRAM比較便竹，但需要實(shí)現(xiàn)刷新操作、行刈管理、不H延時(shí)鼎l命
々序列等塏輯”“。Niosll DDR SDRAM控制器完成了DDR所仃邏輯，可實(shí)現(xiàn)Avalon
第三章SANC SoC硬件結(jié)構(gòu)
總線接口、透明的DDR初始化處理、刷新和其它將DDR器件作為大容量的線性可
尋址存儲(chǔ)器使用。
本設(shè)計(jì)中的DDR SDRAM支持的是“SSTL．2 CLASS I"l／o標(biāo)準(zhǔn)，SSTL．2是
應(yīng)用于高速DDR內(nèi)存接口的2．5V I／O標(biāo)準(zhǔn)。這個(gè)標(biāo)準(zhǔn)規(guī)定SSTL．2邏輯器件的電壓
轉(zhuǎn)換范圍為0．0V-2．5V，同時(shí)也規(guī)定了輸入電壓范圍為．0．3V、>9)&amp;amp;0xlfr可提取鼠標(biāo)垂直偏移量。
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青島大學(xué)碩士學(xué)位論文
3．5．3 USB主機(jī)控制器驅(qū)動(dòng)程序
NioslI IDE為SANC SOPC系統(tǒng)生成的system．h中USB主機(jī)控制器的主要信息
如下：
fldefine USB—NAME”／dev／usb”
／FLISB主機(jī)控制器的名稱，可通過該宏名打開USB主機(jī)控制器
#define USB—NRST-NAME”／dev／usb—nrst”
∥用于USB主機(jī)控制器復(fù)位的PIO核名稱
#define USB—NRST TYPE”altera_avalon_pio”
∥用于USB主機(jī)控制器復(fù)位的PIO核類型
#define USB—NRST—HAS—OUT l
／／USB主機(jī)控制器復(fù)位PIO為輸出類型
#define USB NRST FREQ 50000000
．／AJSB主機(jī)控制器復(fù)位PIO頻率
#define USB—NINT_NAME”／dev／usb—nint”
／／用于USB主機(jī)控制器中斷的PIO核名稱
#define USB—NINT_JYPE”altera_avalon_pio”
∥用于USB主機(jī)控制器中斷的PIO核類型
#define USB—NINT_[RQ 5
／／USB主機(jī)控制器中斷PIO核中斷號(hào)
#define USB—NINT--HAS—IN l
／／USB主機(jī)控制器中斷PIO核為輸入類型
#define USB—NIN’I』APTURE l
／／USB主機(jī)控制器中斷PlO核使用邊沿捕獲
#define USB—NINT二EDGE TYPE”RISING”
／／USB主機(jī)控制器中斷PIO核捕獲上升邊沿
#define USB—NINT_IRQ_TYPE”LEVEL”
／／USB主機(jī)控制器中斷PIO核中斷類型
3l
第三章SANC SoC硬件結(jié)構(gòu)
USB主機(jī)控制器驅(qū)動(dòng)程序包含的主要函數(shù)有：
usb．serve(void)；／／處理 相關(guān)事件，如控制傳輸管理、總線掛起等
USBusb_lRQ_init(void)；／／USB主機(jī)控制器中斷初始化
usb bus．_change(void)；／／USB主機(jī)控制器在本地總線和網(wǎng)絡(luò)總線切換
其中總線切換函數(shù)usb_buschange0是驅(qū)動(dòng)程序的關(guān)鍵函數(shù)，該函數(shù)負(fù)責(zé)在橋
接器切換系統(tǒng)總線時(shí)完成USB設(shè)備的切換工作，在操作系統(tǒng)進(jìn)行總線切換時(shí)被調(diào)
用，其工作流程如下：
1)讀取總線橋接器控制寄存器的值，判斷當(dāng)前所處區(qū)域。
2)通過PIO寫操作使USB nRST發(fā)出主機(jī)控制器復(fù)位指令。
3)初始化主機(jī)控制器寄存器，特別需要說明的是寄存器HcRhDescriptorA第8
位PSM為l，第9位NPS為0，以保證可以在復(fù)位時(shí)分別對(duì)兩個(gè)下行端口的電源進(jìn)
行關(guān)閉和打開操作。
4)根據(jù)步驟1)中讀出的值設(shè)置HcRhDescriptorB巾18到16位PPCM【2：0】
的值以辮敞非本工作區(qū)域USB端LJ電源。
在切換函數(shù)usb_bus_change0執(zhí)行后原工作區(qū)域的USB端口電源被屏蔽，現(xiàn)工
作區(qū)域USB端口電源打開，這樣就保證了系統(tǒng)在某一時(shí)刻只能訪問一個(gè)USB設(shè)備，
在使用同一個(gè)USB主機(jī)控制器的基礎(chǔ)上保證了信息安全。
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青島入學(xué)碩士學(xué)位論文
第四章主板設(shè)計(jì)
本章給出SANC網(wǎng)絡(luò)終端的主板各主要電路設(shè)計(jì)，包括電路原理圖，布局布線
后得到的PCB板圖，以及FPGA芯片的引腳分配。
4．1主板電路
主板電路使用Protel 99 SE設(shè)計(jì)。該軟件是應(yīng)用于Windows9x／2000／NT操作系
統(tǒng)下的EDA設(shè)計(jì)軟件，采用設(shè)計(jì)庫管理模式，可以進(jìn)行聯(lián)網(wǎng)設(shè)計(jì)，具有很強(qiáng)的數(shù)
據(jù)交換能力和開放性及3D模擬功能。Protel 99 SE是一個(gè)32位的設(shè)計(jì)軟件，可以
完成電路原理圖設(shè)計(jì)，印制電路板設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)等工作，可以設(shè)計(jì)32
個(gè)信號(hào)層，16個(gè)電源一地層和16個(gè)機(jī)加-T層。
4．1．1電源電路：
SANC主板電源電路如圖4．1所示，J0為電路開關(guān)，由電源適配器提供的12V
電源經(jīng)LM2596：卷片后轉(zhuǎn)成5V電壓，再使用LDO芯片(低壓差電源：簽片)
SPXl587．3．3并經(jīng)過濾波后得到穩(wěn)定的3．3V電源，用于給FPGA及其它大部分外設(shè)
供電。
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圖4．1主板電源電路
33
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第四章主扳設(shè)計(jì)
4．1．2 LED電路
SANC主板上有8個(gè)獨(dú)立LED，電路如圖4．2所示，電路中低電平點(diǎn)亮LED，
一般LED的壓降約為1．7V，LED點(diǎn)亮?xí)r電流約為7．3mA，電路中471歐的電阻用
來防止FPGA的I／O設(shè)為輸出且為高電平時(shí)按鍵按下會(huì)導(dǎo)致直接對(duì)地短路。
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圖4．2 LED電路
4．1．3蜂鳴器電路
蜂鳴器使用PNP三極管進(jìn)行驅(qū)動(dòng)控制(如圖4．3所示)，蜂嗚器使用的是交流
蜂鳴器，當(dāng)BEEP輸入一定頻率的脈沖時(shí)蜂嗚器就會(huì)嗚叫，可以通過改變頻率改變
蜂fl鳥器的響聲。
圖4．3蜂鳴器電路
青島大學(xué)碩士學(xué)位論文
4．1．4串口電路
SANC的串口遵守RS232標(biāo)準(zhǔn)，如果將FPGA的引腳直接與RS232設(shè)備相連
會(huì)損壞：卷片，因此需要進(jìn)行電平轉(zhuǎn)換。由于系統(tǒng)是3．3V系統(tǒng)，所以使用了3．3V工
作電壓的SP3232E轉(zhuǎn)換芯片，電路如圖4．4所示。
圖4．4串口電路
4．1．5VGA接口電路
16位色VGA接口電路如圖4．5所示，電路中的二極管起過壓保護(hù)作用。
35
第四章主板設(shè)計(jì)
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圖4．5VGA接口電路
36
青島大學(xué)碩士學(xué)位論文
4．1．6 PS2鼠標(biāo)接口
PS2鼠標(biāo)接口電路原理如圖4．6所示。根據(jù)PS2協(xié)議要求，PS2鼠標(biāo)使用5V電
源供電，接口的數(shù)據(jù)線和時(shí)鐘線均要接上拉電阻。
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圖4．6PS2鼠標(biāo)接口電路
4．1．7實(shí)時(shí)時(shí)鐘電路
實(shí)時(shí)時(shí)鐘電路如圖4．7所示。實(shí)時(shí)時(shí)鐘芯片采用的是12C接口的低功耗的CMOS
實(shí)時(shí)時(shí)鐘／日歷芯片PCF8563T，它提供一個(gè)可編程時(shí)鐘輸出，～個(gè)中斷輸出和掉電
檢測器，所有的地址和數(shù)據(jù)通過12C接口串行傳遞。
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圖4．7實(shí)時(shí)時(shí)鐘電路
37
第四章主板設(shè)計(jì)
4．1．8 10／100M以太網(wǎng)接口電路
如圖4．8所示，該電路的核心芯片是DM9000E 10／100M以太網(wǎng)控制器。電路
使用16位總線方式進(jìn)行控制，地址也進(jìn)行相應(yīng)的連接，片選與：卷片的AEN引腳相
連。
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圖4．8以太網(wǎng)接口電路
38
青島人學(xué)碩士學(xué)位論文
4．1．9 USB插座電路設(shè)計(jì)
ISPIl61A主機(jī)控制器的兩個(gè)下行端I；3引腳n H．PSW(電源輸出控制)，n H．OC
(過流檢測)，H-DM(D-數(shù)據(jù)線)，H-DP(D+數(shù)據(jù)線)分別作為本地子系統(tǒng)USB
設(shè)備插座信號(hào)和網(wǎng)路子系統(tǒng)USB設(shè)備插座信號(hào)，其中端口l工作在本地子系統(tǒng)，
端口2工作在網(wǎng)絡(luò)子系統(tǒng)并在電路板上標(biāo)明。由于設(shè)計(jì)中ISPIl61A的工作電壓為
3．3V，其內(nèi)部過流檢測電路不能使用，因此需要提供外部過流檢測。本設(shè)計(jì)所用外
部過流檢測電路如圖4．9所示。
圖4．9外部過流檢測電路圖
另外，ISPI 161A的NDP_SEL引腳是接地的，以保證在同～時(shí)刻只有～個(gè)下行
端口使能。
圖4．10和圖4．11分別為在Protei 99 SE中經(jīng)過布局、布線操作后得到的PCB
板頂層圖和底層圖。
39
圖4?PCB扳頂層圖
圈4jI PUB板底層圖
青島人學(xué)顧七學(xué)位論文
圖4 12是經(jīng)過覆銅操作后得到的PCB板圖，需要說明的是由于時(shí)絡(luò)模塊和
VGA模塊對(duì)電信號(hào)干擾很敏感，所以兩個(gè)模塊的地線設(shè)計(jì)為模擬地，需要分別覆
銅。
4．2 FPGA引腳分配
圖4I 2 SANCPCB板圖
SANC的FPGA引腳分配如表41所示：
表4．1 FPGA引腳分配
FPGA引腳土板信號(hào)外設(shè)FPC,A引腳描述
R5 I印1 10．I_VDS24n
P9 I．ED2 l()l，VDS31 rl
1'7 LED3 1[)，LVDS22p，DQI L3／DQ3i 3
P6 ED4 10．I V1)S22n．D0l『4／D03l 4
P3 ED5 T0．[．V11S26p．(D}】Cl KI／i)qSI【)／(I)PCI KI／DQSI
第四章主板沒計(jì)
表4．1(續(xù))FPGA引腳分配
FPGA引腳主板信號(hào)外設(shè)FPGA引腳描述
R8 LED6 IO，LVDS7p
R6 LED7 LED IO，LVDS20p，DQlL7／DQ3L7
T3 LED8 IO，LVDS21n，DQlL6／DQ3L6
T8 MS CL()cK IO，LVDS7n
07 MS DATA Mouse IO，LVDSl2n，DQ3L3／DQ3L12
H4 12C SCL IO，LVDS37n，DQ2L6／D01 L6
H3 12C SDA 12C IO，LVDS37p，DQ2LS／DQ 1 L5
AD8 8563——CLKOUT IO，LVDSl93n，(DM3B／BWS#3B)／(DM381／BWS#3
AC9 8563 INT 8563 IO，LVDS 186p，(DM5B／BWS#5B)／(DM3BO／BWS93
F18 BEEP IO，LVDS88p
ACl3 SYS_NRST CLKI 5，LVDSCLK7p INPUT
K9 USB EN IO，LVD$55p
ACl9 L DDl5 IO，LVDSl6111
ABl8 L DDl4 IO，LVDSL64p
ACl7 L DDl3 I O，LVDS 1 68p，DQ284／DQ584
W15 L DDl2 IO，LVDSl 70p
Y18 L DDll I O，VREFB7NO
AAl7 L DDlO IO，LVDSl62p
AAl5 L DD9 IO，LVDSl 73n，DQ4BO／DQ589 ‘
V14 L DD8 IO，LVDSl81p
AB2l L DD7 IO，LVDSl52n
W17 L DD6 IO，LVDSl63p
VGA
ACl6 L DD5 IO，VREFB7N1
ADl7 L DD4 IO，LVDS 1 68n，DQ283／DQ583
AEl6 L DD3 IO，LVDSl71p，一／DQSB8
ACl5 L DD2 IO，LVDS1 72n，DM2B／(DM580／BWS#5BO)
Y15 L DDl IO，LVDSl73p，DQ481／DQ5BIO
AAl3 L DDO IO，LVDSl75p，DQ484／DQ5813
U12 L FCLK IO，LVDSl80n
Y14 L PCLK IO，LVDSl74n，DQ482／DQ581 l
V11 L LCLK IO，LVDSl80p
W1 1 L BIAS IO，LVDSl87p
42
青島大學(xué)碩士學(xué)位論文
表4．1(續(xù))FPGA引腳分配
FPGA引腳主板信號(hào)外設(shè)FPGA引腳描述
G5 LnCSl IO，LVDS47p
G6 LnCS2 IO，LVDS47n
D6 LnCS3 I O，(DM3T／BWS#3T)／(DM3T l／BWS#3T 1)
C6 LDQMl 10，LVDS50p
B17 ENET DO I O，LVDS8 1 n，DQ2T5／DQ5T5
A17 ENET D1 I O，LVDS8 1 p，DQ2T6／DQ5T6
B19 ENET_D2 IO，LVDS90n，DQOT6／
A19 ENE飛j3 10，LVDS90p，DQOTT／_．．
B2l ENET D4 I O，LVDS95n，DQOTO／__
B22 ENET D5 1 0，LVDS96p，(CDPCLK6／DQSOT)／(CDPCLK6／DQ
A22 ENET D6 IO，LVDS96n
D14 ENET_D7 10，DQ4T6／DQ5T I 5
H15 ENET D8 10，LVDS80p
J18 ENET D9 IO，LVDS94n
G18 ENET D10 IO，LVDS88n
B23 ENET Dll IO，LVDS97n
A23 ENET D12 IO，LVDS97p
G17 ENET——D1 3 IO，LVDS86p
Enet
tll7 ENET D14 IO，LVDS87p
D20 ENET——D1 5 IO，DQOT2／——
H16 ENE飛』E—n IO,LVDS80n
G15 ENET OE 13 1 0，LVDS82p，DQET4／DQ5T4
J17 ENET CS n IO，LVDS87n
H8 ENET——INT IO
D5 ENET Rst IO，LVDS54n
A14 ENET AO I O，LVDS79n，DQ2T7／DQST7
B14 ENET A1 IO，LVDS77p，DQ4TE／DQSTl 1
C19 ENET A2 Io,LVDS78n，DM2T／(DM5T0／BWS#5T0)
D18 ENET A3 I O，LVDS89p，DMOTfl—
C16 ENET A4 Io，LVDS91n，DQOT4／_
C15 ENET A5 IO，LVDS74p，(DPCLK9／DQS4T)／(DPCLKg／DQS4
E15 ENET A6 IO，LVDS74n
43
第四章主扳設(shè)計(jì)
4 3 SANC樣機(jī)
罔4 13是經(jīng)制板，焊接后完成的SANC樣機(jī)，其巾藍(lán)色部分為核心板。經(jīng)測
試主扳并模塊工作正常。
圖4I 3主扳電源電路
第五章結(jié)論和展望
5．1全文工作總結(jié)
第五章結(jié)論和展望
論文首先簡單介紹了課題的來源“安全結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)”，分析了本設(shè)
計(jì)所采用的SOPC技術(shù)的研究概況。根據(jù)課題的應(yīng)用背景，基于嵌入式層次模型給
出了具有單CPU雙總線的SANC網(wǎng)絡(luò)終端硬件系統(tǒng)的實(shí)現(xiàn)方案。在論文的第三章
中給出了系統(tǒng)物理層(SOPC系統(tǒng))和系統(tǒng)硬件抽象層(各總線外圍設(shè)備的驅(qū)動(dòng)程
序)的具體設(shè)計(jì)與實(shí)現(xiàn)。最后在論文第四章中給出了SANC主板的電路設(shè)計(jì)。
5．2存在的問題及展望
本文實(shí)現(xiàn)了SANC網(wǎng)絡(luò)終端的系統(tǒng)物理層和硬件抽象層，開發(fā)了樣機(jī)并完成了
既定功能，但在后續(xù)工作中還有以下幾方面需要改進(jìn)：
進(jìn)一步完善各外設(shè)控制器的功能。
基于核心板的開發(fā)由于只能使用核心板連出的FPGA引腳，在外設(shè)的添加上是
受限的，下一步將基于FPGA芯片開發(fā)電路板。
參考文獻(xiàn)
參考文獻(xiàn)
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青島大學(xué)碩士學(xué)位論文
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攻讀學(xué)位期間的研究成果
攻讀學(xué)位期間的研究成果
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3安全結(jié)構(gòu)智能網(wǎng)絡(luò)終端技術(shù)．國家863項(xiàng)目．2007—2008．
4參與研究的成果“面向嵌入式應(yīng)用的計(jì)算機(jī)安全體系結(jié)構(gòu)”與2009年1月17日通過專家鑒
定，在同類產(chǎn)品中達(dá)到國際領(lǐng)先水平。
48
致謝
致謝
首先要衷心感謝我的導(dǎo)師邵峰晶教授，無論在學(xué)術(shù)上還是人生道路上邵老師都
給與了我巨大的無私的幫助，使我順利完成本文的撰寫，度過了三年的研究生生活。
作為學(xué)術(shù)上的導(dǎo)師，邵老師以多年的深厚積累和卓越的前瞻性給予我悉心的指導(dǎo)，
提供了優(yōu)越的學(xué)習(xí)和工作環(huán)境；作為人生的導(dǎo)師，邵老師教給我很多生活和做人的
道理，并能以極大的耐心容忍我們的錯(cuò)誤，引導(dǎo)我們主動(dòng)糾正。
其次要感謝孫仁誠老師和我們項(xiàng)目組的其他同學(xué)。孫老師在我專業(yè)課的學(xué)習(xí)上
以及論文的選題、寫作上提供了細(xì)心指導(dǎo)，還以他的學(xué)習(xí)和生活經(jīng)驗(yàn)指導(dǎo)我更好的
適應(yīng)了研究生的工作和學(xué)習(xí)生活。項(xiàng)目組的所有同學(xué)共同努力，合作無間，特別是
王鐵棟、黃文澤，正是和他們一次次的討論和共同實(shí)踐，才有了本文的順利完成。
感謝王亮老師和程退安老師，是他們的耐心指導(dǎo)和熱心幫助才使我從對(duì)硬件知
識(shí)的一竅不通，到最終能夠獨(dú)立完成電路板的設(shè)計(jì)、制作和測試的工作。
感謝我的家人和朋友一直以來給我的最真誠的關(guān)懷和最無私的愛。
49
安全結(jié)構(gòu)網(wǎng)絡(luò)終端硬件結(jié)構(gòu)的設(shè)計(jì)和實(shí)現(xiàn)
作者： 黃河
學(xué)位授予單位： 青島大學(xué)
相似文獻(xiàn)(2條)
1.期刊論文毛成華.鄒雪城.王家慶.鄭楊.黃濤.Mao Chenghua.Zou Xuecheng.Wang Jiaqing.Zheng Yang.Huang
Tao 一種新型網(wǎng)絡(luò)終端設(shè)備的硬件結(jié)構(gòu)設(shè)計(jì) -計(jì)算機(jī)與數(shù)字工程2005,33(4)
家用PC機(jī)的功能能夠滿足網(wǎng)絡(luò)瀏覽的需求,但是成本較高,體積較大.一種新型的網(wǎng)絡(luò)終端設(shè)備,適合家庭網(wǎng)絡(luò)化的需求,網(wǎng)絡(luò)連接功能比較強(qiáng)大,外部
接口豐富,實(shí)現(xiàn)的成本較低,且易于實(shí)現(xiàn).
2.學(xué)位論文孫海生 ATM網(wǎng)絡(luò)終端軟件的研發(fā) 1999
回顧這兩年的博士后研究,在導(dǎo)師吳志美教授的信任、鼓勵(lì)、指導(dǎo)下,與工程部同事、同學(xué)協(xié)同工作,度過了充實(shí)愉快的兩年時(shí)光,這兩年使作者在學(xué)
術(shù)、科研方法、團(tuán)結(jié)協(xié)作等多方面進(jìn)一步成熟,逐漸從一個(gè)完成一項(xiàng)具體技術(shù)工作的學(xué)生,轉(zhuǎn)變?yōu)橐粋€(gè)具備一定綜合素質(zhì)的科研工作者.在即將結(jié)束博士后
研究工作之際,對(duì)兩年的工作做一總結(jié),承前啟后,繼往開來.該報(bào)告包括三部分,第一部分對(duì)研究工作的技術(shù)背景和項(xiàng)目背景做了簡單介紹,概要說明了兩
年內(nèi)的主要工作,第二部分對(duì)在站期間參加的主要項(xiàng)目一實(shí)用化ATM-PC網(wǎng)卡的研制和開發(fā),中的主要工作做了較詳細(xì)的敘述,內(nèi)容包括:ATM終端的硬件結(jié)構(gòu)
設(shè)計(jì)、驅(qū)動(dòng)軟件開發(fā)、在終端上開展的應(yīng)用研究、對(duì)終端的測試和分析、第三部分對(duì)ATM技術(shù)的最新發(fā)展,以及有關(guān)的技術(shù)問題進(jìn)行了簡要分析,并總結(jié)了
兩年來的收獲與工作體會(huì).
本文鏈接：http://d.g.wanfangdata.com.cn/Thesis_Y1469022.aspx
授權(quán)使用：上海海事大學(xué)(wflshyxy)，授權(quán)號(hào)：650a44e5-69ea-4c06-aaee-9deb014f2f49
下載時(shí)間：2010年9月8日

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